CoWoS 有哪三種？深度剖析三大封裝技術的差異與應用

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您是不是也曾經在探究先進半導體封裝技術時，對「CoWoS」這個名詞感到好奇，甚至想釐清「CoWoS 有哪三種」這個問題呢？別擔心，這絕對是許多在半導體產業前線打拼的工程師、技術愛好者，甚至是一般關心科技發展的讀者們，都會遇到的疑惑。在現今講求高效能、小體積的電子產品趨勢下，先進封裝技術扮演著至關重要的角色，而台積電（TSMC）的 CoWoS（Chip-on-Wafer-on-Substrate）技術，更是其中的佼佼者，大大推動了 AI 晶片、高效能運算（HPC）等領域的發展。究竟，CoWoS 有哪三種？它們又各自有哪些獨到之處？今天，就讓我們一起深入淺出地探討這個引人入勝的議題，為您揭開 CoWoS 的神秘面紗。

CoWoS 的基本架構與關鍵優勢

在深入探討「CoWoS 有哪三種」之前，我們有必要先建立對 CoWoS 的基本認識。CoWoS 是一種先進的 2.5D 封裝技術，它的核心概念是在一個「中介層」（Interposer）上，將多個小晶片（Chiplets）或一個大晶片，透過高密度的矽橋（Silicon Bridges）或 EMI（Embedded Multi-die Interconnect Bridge）等方式進行互連，最後再將整個組合好的晶片堆疊到基板（Substrate）上。這種設計，讓不同功能的晶片能夠緊密結合，實現更高的整合度、更快的訊號傳輸速度，以及更佳的功耗效率。相較於傳統的單一封裝，CoWoS 的優勢顯而易見：

  • 異質整合（Heterogeneous Integration）： 能夠將不同製程、不同材料、不同功能的晶片整合在同一個封裝裡，例如將 CPU、GPU、HBM（High Bandwidth Memory）等整合在一起，大幅提升系統效能。
  • 訊號傳輸效率提升： 透過中介層和高密度互連，縮短了晶片間的訊號路徑，有效降低訊號延遲，提升傳輸頻寬。
  • 尺寸縮小與體積控制： 整合多個晶片於一個封裝，減少了個別晶片所需的空間，有利於製作更輕薄短小的產品。
  • 成本效益（特定情況下）： 雖然先進封裝初期投入較高，但對於追求極致效能的應用，透過良率的提升和系統整合的優勢，長期來看可能比設計單一大型複雜晶片更具成本效益。

正是因為這些卓越的優勢，CoWoS 技術已成為眾多高性能運算晶片，特別是 AI 加速器和 HPC 晶片的標準配備。

CoWoS 的「三種」究竟為何？

關於「CoWoS 有哪三種」這個問題，其實更精確地來說，並非指三種截然不同的 CoWoS「產品線」，而是台積電根據不同的應用需求、技術演進，所發展出不同的 CoWoS 技術平台或稱「系列」。這些系列在**中介層的類型**、**互連方式**以及**導線架（Leadframe）的結構**等方面，會有所差異，以滿足更廣泛的應用場景。以下我們將詳細解析這「三種」主要的 CoWoS 技術方向：

1. CoWoS-S (Silicon Interposer)

這是 CoWoS 技術的「元老級」版本，也是最經典的 CoWoS。顧名思義，CoWoS-S 使用的是「矽中介層」（Silicon Interposer）作為晶片與基板之間的橋樑。矽中介層本身是一個高度整合的矽晶圓，上面佈滿了極為精密的矽橋（Silicon Bridges）或被動元件。它的主要特點是：

  • 材料： 使用的是矽，這與其上堆疊的晶片同為矽基材料，因此在製程上具有一定的相容性。
  • 互連密度： 矽中介層能夠提供非常高的佈線密度，其上的矽橋可以實現非常細的線寬（Line Width）和線距（Line Space），達到數微米（μm）甚至更低的等級。這使得不同晶片之間的互連極為密集且高效。
  • 效能： 由於極高的互連密度，CoWoS-S 能夠支援極高的訊號傳輸頻寬和極低的訊號延遲，非常適合需要極致效能的應用，例如高效能運算（HPC）和頂級的 GPU。
  • 製程複雜度與成本： 製作一個高密度的矽中介層本身就是一個複雜且成本高昂的製程。這也意味著 CoWoS-S 的整體封裝成本相對較高。
  • 應用場景： 主要用於對效能要求極高的旗艦級產品，例如用於伺服器、資料中心的 AI 加速器、高階 GPU 等。

當初，台積電為了讓更多小晶片能有效率地整合，並且達到前所未有的訊號傳輸速率，就大力投入發展 CoWoS-S，以矽作為中介層，精確地佈置了數百萬個微小的矽橋，將這些小晶片緊密連接起來。這就像是在一個極小的空間裡，搭建了無數條高速公路，讓資訊能夠暢通無阻。

2. CoWoS-R (Redistribution Layer on Silicon)

相較於 CoWoS-S 使用的矽中介層，CoWoS-R 則是在封裝基板上，透過「重佈線層」（Redistribution Layer, RDL）來實現晶片之間的互連。這種技術可以視為是 CoWoS-S 的一種演進，或者說是在某些應用上更具彈性的選擇。

  • 材料： RDL 通常是以有機材料（如聚合物）作為絕緣層，並以金屬（如銅）作為導體。
  • 互連密度： RDL 的佈線密度通常不如矽中介層那麼高，線寬和線距相對較大。然而，透過多層 RDL 的堆疊，也可以達到不錯的互連密度。
  • 成本： 相較於製作複雜的矽中介層，RDL 的製程相對簡單，成本也較低。
  • 製程彈性： RDL 製程的彈性較高，可以根據不同的晶片佈局和需求進行客製化設計。
  • 應用場景： CoWoS-R 適用於對互連密度要求不如 CoWoS-S 那般極致，但仍需整合多個晶片的應用，例如部分的中高階 CPU、SoC（System on Chip）的整合，以及一些對成本較為敏感的產品。

CoWoS-R 的出現，為封裝技術提供了更多的可能性。當我們不需要讓所有晶片都像在 CoWoS-S 那樣，擠在一個超級密集的高速公路網上時，RDL 的方法就顯得更為經濟實惠，同時也能滿足許多場景下的效能需求。它像是為不同大小的車輛，設計了不同寬度的車道，以達到最佳的交通流量。

3. CoWoS-I (Integrated Fan-Out Wafer Level Package)

CoWoS-I，或是更廣泛地稱之為整合扇出型晶圓級封裝 (Integrated Fan-Out Wafer Level Package, InFO-WLP)，雖然名字裡帶有 CoWoS，但它在封裝的「架構」上，與前兩種有著更顯著的區別，更著重於「扇出型」的封裝方式，並在晶圓級完成。

  • 架構： CoWoS-I 的核心思想是將晶片進行「扇出」（Fan-Out）封裝。簡單來說，就是將晶片上的訊號線路，從較小的晶片尺寸，向外「扇」開，延伸到更大的封裝尺寸範圍內，以便連接到外部的導線架或基板。這通常是透過在晶片周圍添加一層「再佈線層」（RDL）來實現。
  • 整合方式： CoWoS-I 可以將多個晶片整合在同一個封裝裡，同時實現扇出。它通常會利用一個「封裝核心」（Package Core）或「模具」（Molding）來固定和保護晶片，並在其中佈置 RDL。
  • 優勢：
    • 無中介層： 相較於 CoWoS-S，CoWoS-I 通常不需要昂貴的矽中介層，這有助於降低成本。
    • 高密度封裝： 透過 RDL 的技術，可以實現高密度的 I/O（Input/Output）連接。
    • 小型化： 能夠將多個晶片高度整合，實現更小的封裝尺寸。
  • 製程： CoWoS-I 的製程複雜，涉及多次的 RDL 佈置和材料堆疊。
  • 應用場景： CoWoS-I 適用於需要高度整合、高性能，但又希望控制成本的應用，例如智慧型手機的應用處理器（AP）、行動通訊晶片，以及一些對尺寸要求嚴格的穿戴裝置等。

CoWoS-I 可以說是為了應對行動裝置日益增長的需求而生的。它巧妙地利用了「扇出」的概念，讓原本只能容納小訊號的晶片，能夠「延展」出更多的連接點，與外部世界溝通。這就像是在原本狹小的舞台，透過巧妙的設計，讓演員們能夠伸展肢體，與更廣大的觀眾互動。

需要注意的是，台積電的技術發展是持續演進的。上述的分類是基於技術演進的脈絡和主要差異點來劃分，在實際的產品應用中，可能還會有一些更細微的技術變體和整合。但理解這三大方向，對於掌握 CoWoS 的核心技術精髓，已是足夠。

表格比較：CoWoS 三大技術差異一覽

為了讓大家對這三種 CoWoS 技術有更清晰的認識，我們將它們的關鍵特點整理成下表：

技術類型 核心材料/架構 互連方式 互連密度 成本考量 主要應用
CoWoS-S 矽中介層 (Silicon Interposer) 高密度矽橋 (Silicon Bridges) 非常高 (數微米級線寬/線距) 較高 HPC, 高階 GPU, AI 加速器 (頂級)
CoWoS-R 基板上的重佈線層 (RDL on Substrate) 多層 RDL 中高 (取決於 RDL 層數) 中等 中高階 CPU, SoC, 部分 AI 晶片
CoWoS-I 整合扇出型晶圓級封裝 (InFO-WLP) RDL (通常在封裝核心內) 高 (扇出型設計) 相對較低 (無矽中介層) 手機 AP, 行動通訊晶片, 穿戴裝置

深入解析：不同 CoWoS 技術的製程考量與挑戰

每一種先進封裝技術的背後，都隱藏著無數的工程細節和挑戰。對於 CoWoS 的這幾種技術，它們在製程上也各有其獨到之處和面臨的困難。

CoWoS-S 的製程挑戰

CoWoS-S 的核心在於「矽中介層」的精密製造。這意味著需要極高精度的微影（Lithography）和蝕刻（Etching）技術，來在矽晶圓上製造出數百萬甚至數千萬個微小的矽橋。每一個矽橋的尺寸、間距、深度，都必須精準控制，才能確保晶片間的訊號能夠有效傳輸。此外，將多個小晶片精確地對準並鍵合（Bonding）到矽中介層上，也是一個極具挑戰性的步驟。任何一點的微小誤差，都可能導致整個封裝良率的下降。

CoWoS-R 的製程優勢與限制

CoWoS-R 在製程上的優勢在於，它使用了較為成熟的 RDL 技術。RDL 的製作通常是在基板上透過濺鍍（Sputtering）或化學氣相沉積（CVD）等方式沉積導電層，再利用微影和蝕刻技術形成圖案。與矽中介層相比，RDL 的材料和製程步驟相對較少，且對設備的要求也可能較為寬鬆。然而，RDL 的材料（通常是有機聚合物）的導熱性和訊號完整性（Signal Integrity）可能不如矽。因此，在極高頻率或高功率的應用中，需要特別的設計考量。

CoWoS-I 的獨特製程流程

CoWoS-I 的製程則更為獨特，它是一種「晶圓級」的封裝技術。在封裝的初期，晶片會被放置在一個臨時的載體上，然後在晶片上方製作 RDL，將晶片上的訊號向外延伸。接著，會對晶片進行「模塑」（Molding），填補晶片之間的空隙，並形成一個穩固的封裝體。最後，再進行切割和後續的處理。這種製程，不僅要求精密的 RDL 技術，也需要高品質的模塑材料和精確的對準技術，以確保封裝的可靠性和效能。

CoWoS 技術的未來發展趨勢

半導體封裝技術的發展永無止境，CoWoS 作為先進封裝的領頭羊，也在不斷地演進。未來的 CoWoS 技術，很可能會朝向以下幾個方向發展：

  • 更高的整合度： 透過更先進的互連技術，例如更小的線寬、更多的 RDL 層數，以及更密集的晶片堆疊，實現更高程度的異質整合。
  • 更低的功耗： 在追求高性能的同時，如何降低封裝的功耗，也是一個重要的課題。未來的 CoWoS 技術，可能會透過更優化的設計和材料，來提升能源效率。
  • 更廣泛的應用： 隨著技術的成熟和成本的降低，CoWoS 技術有望應用到更多元的領域，例如汽車電子、物聯網（IoT）等。
  • 與其他先進技術的結合： 例如與 chiplets 設計理念的進一步融合，以及與 3D 堆疊技術的結合，創造出更多樣化的先進封裝解決方案。

常見問題解答 (FAQ)

在了解了 CoWoS 的基本概念和不同技術類型之後，相信您可能還會有些疑問。以下是一些讀者常會遇到的問題，希望能為您提供更詳盡的解答。

Q1: CoWoS 技術是否只有台積電一家在做？

A1: 嚴格來說，CoWoS 這個術語是由台積電所創造和推廣的，並且是台積電在先進封裝領域的核心技術之一。因此，當我們談論「CoWoS」時，通常是指台積電的這套封裝解決方案。然而，其他晶圓代工廠和封裝廠，也都在積極發展類似的先進 2.5D 和 3D 封裝技術，只是它們可能使用不同的品牌名稱和技術細節。例如，三星（Samsung）也有類似的晶圓級封裝技術，而其他封裝廠如 Amkor、ASE 等，也在提供各種先進的 2.5D 和 3D 封裝服務。

Q2: CoWoS 技術和 Chiplets 有什麼關係？

A2: CoWoS 技術與 Chiplets 的關係可以說是相輔相成的，可以說是 Chiplets 設計理念能夠實現的關鍵使能技術之一。Chiplets 的概念是將一個大型、複雜的 SoC，拆分成多個較小的、功能獨立的「小晶片」（Chiplets），然後再透過先進的封裝技術將它們整合起來。CoWoS 技術，特別是 CoWoS-S，由於其極高的互連密度和異質整合能力，正是實現 Chiplets 這種設計模式的理想封裝平台。藉由 CoWoS，這些分散的 Chiplets 能夠像一個緊密的團隊一樣，在同一個封裝裡高效地協同工作，達到比單一大型晶片更高的效能和更佳的成本效益。

Q3: CoWoS 技術的良率如何？是否會影響產品上市時間？

A3: 先進封裝技術的良率，一直是業界關注的焦點。CoWoS 技術，尤其是 CoWoS-S，由於其複雜的製程和極高的整合度，初期良率確實是一個挑戰。然而，隨著技術的成熟和良率的持續提升，台積電已經能夠大規模地生產搭載 CoWoS 技術的晶片。許多頂級的 AI 晶片和 HPC 晶片，都採用了 CoWoS 技術，並且能夠順利上市。不過，對於產能需求極大的產品，先進封裝的產能規劃和良率的穩定性，仍然是影響產品上市時間和供應的重要因素。良率的提升，也意味著封裝成本的降低，使得更多應用能夠負擔得起。

Q4: CoWoS 技術是否會取代傳統的封裝技術？

A4: CoWoS 技術並不會完全取代傳統的封裝技術，而是作為一個補充和進階的解決方案，服務於對效能要求極高的特定應用。傳統的封裝技術，如 QFP（Quad Flat Package）、BGA（Ball Grid Array）等，由於其成本效益和成熟度，在許多消費性電子產品、較低階的電子元件中，仍然具有不可取代的地位。CoWoS 技術的重點在於實現異質整合、高頻寬和低延遲，這使得它成為了 AI、HPC、伺服器等領域的首選。因此，可以說它們是並存發展，各司其職。

Q5: CoWoS 技術的封裝尺寸是否會很大？

A5: CoWoS 技術雖然整合了多個晶片，但它的設計目標之一，就是實現更高的整合度和更小的封裝尺寸，尤其是在與 Chiplets 的結合下。相較於將所有功能整合在一個單一的大型晶片上，透過 CoWoS 將多個功能相近或互補的小晶片整合，往往能夠在效能提升的同時，讓整體封裝的面積控制得更為出色。當然，具體的封裝尺寸會取決於整合的晶片數量、尺寸以及所使用的 CoWoS 技術類型。例如，CoWoS-I 由於其整合扇出的特性，在追求小型化方面有著天然的優勢，常被用於行動裝置。

總而言之，CoWoS 技術以其卓越的異質整合能力，為半導體產業的發展注入了強大的動力。無論是追求極致效能的 CoWoS-S，還是兼顧成本與彈性的 CoWoS-R，亦或是專為行動裝置優化的 CoWoS-I，它們都代表著先進封裝技術的前沿，並持續推動著我們數位生活的進步。

CoWoS 有哪三種